jk触发器实现74ls194功能

发布时间:2020-09-03   转载请注明:http://bestlouisvuittonuksales.com/dchufaqixinpian/2020/0903/44.html 
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  1)对于其中的重置清零等功能,我们可以采用74LS153(四选一数据选择器)进行各种功能的实现

  JK触发器是数字电路触发器中的一种基本电路单元。JK触发器具有置0、置1、保持和翻转功能,在各类集成触发器中,JK触发器的功能最为齐全。在实际应用中,它不仅有很强的通用性,而且能灵活地转换其他类型的触发器。由JK触发器可以构成D触发器和T触发器。

  当脉冲波形加在一个JK触发器的时钟输入时,JK触发器链接成切换状态(J=K=1),这是Q输出就是一个频率为时钟输入频率一般的方波。因此,单个触发器可以用做除2芯片。触发器在每一个触发时钟边沿改变状态,这就产生了一个输出,它的频率变为时钟波形频率的一半。时钟频率的进一步分频可以通过将触发器的输出用做第二个触发器的时钟输入来实现。以此类推,用这种方式连接触发器,就可以实现2^n分频,其中n是触发器的个数。因此,要实现74LS197的十六进制计数功能,就可以通过依次连接4个JK触发器(其中每个触发器的Q输出作为下一级的时钟输入),且4个触发器共用一个清零端。

  要根据外加信号来确定当前状态的下一状态是什么,并由此列好状态转移表,根据表中的数据确定好相应的真值表达式,根据状态表达式,在结合JK触发器的相关状态转移公式来确定电路的连接。

  3)要通过一位数码管来显示相应的内容,则需要借助我们前面学过的74LS48来产生BCD码,以方便数码管的显示。

  根据功能表,可以得出相应的真值表达式,然后利用四选一选择器进行功能之间的切换

  当MR接低电平时,执行清除操作,得到的波形图如下所示:所有输出都被置零,符合情况,即该功能实现

  建立时间:是指输入信号应先于CP信号到达的时间,用tset表示。由图7.5.5可知,J、K信号只要不迟于CP信号到达即可,因此有tset=0。保持时间:为保证触发器可靠翻转,输入信号需要保持一定的时间。保持时间用tH表示。如果要求 CP=1期间J、K的状态保持不变,而CP=1的时间为tWH,则应满足:tHtWH。

  注意:实行清除功能时,BUTTON闭合时为接低电平,但是74LS153的使能端是低电平有效,故需要进行取反操作。实验电路图如下:

  3.按状态转换图设计同步状态机。D0=0时4状态循环,D0=1时6状态循环。

  当S1,S0都置1时,实行送数功能,使得D1,D3为高电平,得到的实验波形如下:

  传输延迟时间:若将从CP下降沿开始到输出端新状态稳定地建立起来的这段时间定义为传输时间,则有:tPLH=3tpd tPHL=4tpd 最高时钟频率:因为主从触发器都是由两个同步RS 触发器组成的,所以由同步RS触发器的动态特性可知 ,为保证主触发器的可靠翻转,CP高电平的持续时间tWH应大于3tpd。同理,为保证从触发器能可靠地翻转, CP低电平的持续时间tWL也应大于3tpd。因此,时钟信号的最小周期为:Tc(min)6tpd 最高时钟频率fc(max)1/6tpd。

  利用逻辑分析仪同时对原元器件和设计出来的元器件进行波形分析,分析波形如下:

  当将MR置于高电平,PL置于低电平,74LS197实行送数功能,实验波形如下:(分别将D0=D2=1,D1=D3=0)

  如果把图7.5.5的J、K触发器接成T触发器使用(即将J和K相连后接至高电平),则最高时钟频率还要低一些。因为从CP的下降沿开始到输出端的新状态稳定建立所需要的时间为tPHL4tpd,如果CP信号的占空比为50%,那么CP信号的最高频率只能达到fc(max)=1/2tPHL=1/8tpd。

  当将CLK1与时钟相连,Q0与CLK2相连,开关PL,MR置于开路,可得的波形图如下:

  当S1=1,S0=0时,执行右移功能,此时,令SR=1,得到的实验波形如下:

图说天下

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