边沿触发器

发布时间:2020-09-14   转载请注明:http://bestlouisvuittonuksales.com/dchufaqixinpian/2020/0914/561.html 
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  1.CP=0时,与非门G3和G4封锁,其输出Q3=Q4=1,触发器的状态不变。同时,由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开,因此可接收输入信号D,Q5=D,Q6=Q5=D。

  ,指的是接收时钟脉冲CP 的某一约定跳变(正跳变或负跳变)来到时的输入数据。在CP=1及CP=0 期间以及CP非约定跳变到来时,触发器不接收数据的触发器。

  亮, 计算机辅助设计. 数字电路设计与 Verilog HDL[M]. 人民邮电出版社, 2000.

  毅, 赖. VHDL 与数字电路设计[M]. 科学出版社, 2001.

  至于电位触发器。只要 Z 为约定电平,数据来到后就可立即被接收,它不需像边沿触发器那样保持到约定控制信号跳变来到才被接收。

  电路结构 : 该触发器由6个与非门组成,其中G1和G2构成基本RS触发器。

  2.当CP由0变1时触发器翻转。这时G3和G4打开,它们的输入Q3和Q4的状态由G5和G6的输出状态决定。Q3=Q5=D,Q4=Q6=D。由基本RS触发器的逻辑功能可知,Q=D。

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  具有下列特点的触发器称为边沿触发方式触发器,简称边沿触发器。触发器接收的是时钟脉冲CP 的某一约定跳变(正跳变或负跳变)来到时的输入数据。在CP=l 及CP=0 期间以及CP非约定跳变到来时,触发器不接收数据。常用的正边沿触发器是D 触发器,图1给出了它的逻辑图及典型波形图。

  3.触发器翻转后,在CP=1时输入信号被封锁。这是因为G3和G4打开后,它们的输出Q3和Q4的状态是互补的,即必定有一个是0,若Q3为0,则经G3输出至G5输入的反馈线封锁,即封锁了D通往基本RS 触发器的路径;该反馈线状态的作用,故该反馈线封锁,D端通往基本RS触发器的路径也被封锁。Q4输出端至G6反馈线维持线输入的反馈线阻塞线。因此,该触发器常称为维持-阻塞触发器。

  电位触发器在 E=1 期间来到的数据会立刻被接收。但对于边沿触发器,在CP=1 期间来到的数据,必须“延迟”到该CP=1 过后的下一个CP 边沿来到时才被接收。因此边沿触发器又称延迟型触发器。边沿触发器在CP 正跳变(对正边沿触发器)以外期间出现在D 端的数据变化和干扰不会被接收,因此有很强的抗数据端干扰的能力而被广泛应用,它除用来组成寄存器外,还可用来组成计数器和移位寄存器等。

  总之,该触发器是在CP正跳沿前接受输入信号,正跳沿时触发翻转,正跳沿后输入即被封锁,三步都是在正跳沿后完成,所以有边沿触发器之称。与主从触发器相比,同工艺的边沿触发器有更强的抗干扰能力和更高的工作速度。

  :SD 和RD 接至基本RS 触发器的输入端,它们分别是预置和清零端,低电平有效。当SD=0且RD=1时,不论输入端D为何种状态,都会使Q=1,Q=0,即触发器置1;当SD=1且RD=0时,触发器的状态为0,SD和RD通常又称为直接置1和置0端。我们设它们均已加入了高电平,不影响电路的工作。工作过程如下:

  负跳沿触发的主从触发器工作时,必须在正跳沿前加入输入信号。如果在CP 高电平期间输入端出现干扰信号,那么就有可能使触发器的状态出错。而边沿触发器允许在CP 触发沿来到前一瞬间加入输入信号。这样,输入端受干扰的时间大大缩短,受干扰的可能性就降低了。边沿D触发器也称为维持-阻塞边沿D触发器。

  3.边沿D触发器不存在约束条件和一次变化现象,抗干扰性能好,工作速度快。

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